華為用「邏輯摺疊」挑戰台積電 1.4nm，北京同步限制 AI 人才出境

本文素材來自 Techmeme Ride Home 2026 年 5 月 26 日播出的單集，並補充 Tom's Hardware、TrendForce、Bloomberg、南華早報等原始報導。

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華為「晶片女王」在上海的大膽宣言

5 月 25 日，上海。在 IEEE 國際電路與系統研討會（ISCAS 2026）的舞台上，華為半導體事業部總裁何庭波（He Tingbo）發表了一場讓全場屏息的主題演講。她宣布華為開發了一種名為「邏輯摺疊」（LogicFolding）的新型 3D 晶片架構，搭配華為自研的「τ 定律」（Tau Scaling Law），目標是在 2031 年前達到 1.4nm 等級的電晶體密度，直接挑戰台積電和三星的技術領先地位。

何庭波在中國科技圈被稱為「晶片女王」。她 1969 年出生，1996 年加入華為擔任工程師。2003 年，華為創辦人任正非把晶片研發的重任交給她，給了她每年 4 億美元的預算。2004 年，華為旗下的海思半導體（HiSilicon）正式成立，她出任總裁至今。過去二十多年，她一路把海思從內部小單位帶到今天能在國際學術會議上發表顛覆性技術宣言的地位。這次在 ISCAS 的演講，也是她首次公開展示華為在美國制裁下的技術突圍路線圖。

但這個宣言的分量，取決於一個關鍵問題：邏輯摺疊到底是真正的技術突破，還是一場精心包裝的公關秀？

邏輯摺疊：不縮小電晶體，改成往上疊

要理解邏輯摺疊的邏輯，先要理解華為面對的根本困境。傳統的半導體微縮路線仰賴 EUV（極紫外光）光刻機，而這種設備全球只有荷蘭的 ASML 能製造。自 2019 年美國對華為展開制裁以來，華為被切斷了取得 EUV 設備的管道。中國最大的晶圓代工廠中芯國際（SMIC）目前只能用較舊的 DUV（深紫外光）設備，透過多重曝光技術勉強做到 7nm 製程，良率大約在 20% 到 40% 之間，遠低於台積電超過 90% 的水準。SMIC 甚至已經在試做 5nm，但良率據報低於 20%，離商業化量產還有一段距離。

邏輯摺疊的思路是：既然無法把電晶體縮得更小，那就把它們疊起來。這是一種 3D 晶片架構，把傳統平面（2D）的電路佈局重新組織成多層垂直堆疊的主動層，關鍵路徑上的邏輯閘透過超細間距的混合接合（1.5 微米間距）垂直連接。打個比方：不是把房間裡的家具變小，而是把一層樓變成好幾層樓，用電梯串起來。

華為宣稱，搭配邏輯摺疊的下一代麒麟（Kirin）晶片將實現 238 MTr/mm²（百萬電晶體/平方毫米）的密度，比目前的 155 MTr/mm² 提升約 53.5%，主頻可達 3.1 GHz，P 核效能提升 40%。如果這些數字屬實，華為的電晶體密度將接近台積電 1.4nm（A14）製程的目標水準。但這裡有一個重要的區分：華為達到的是「等效密度」，不是真正的 1.4nm 光刻製程。這就像兩棟建築的室內面積相同，但一棟是往地面攤開，另一棟是往天上疊高，住起來的體驗可能截然不同。

τ 定律：用時間取代空間的新框架

邏輯摺疊背後的理論框架，是何庭波團隊花了六年研發的「τ 定律」。傳統的摩爾定律追蹤的是電晶體數量的翻倍速度，τ 定律關注的則是完全不同的指標：訊號在整個運算堆疊中的傳播延遲（propagation delay）。核心概念是，與其執著於電晶體之間的物理距離，不如優化晶片各元件之間溝通的速度。用更白話的說法：別管房間有多小，看的是從一個房間走到另一個房間要多久。

華為稱 τ 定律是「中國首個自主提出的半導體原理」，意圖取代摩爾定律作為產業演進的指導框架。何庭波在演講中表示，截至 2026 年 5 月，華為已經量產了 381 款基於這套方法論的晶片。但目前為止，這些說法都缺乏獨立的第三方驗證。TechTimes 的報導直接指出，華為「沒有提供任何獨立的效能數據來支撐其公告」。

產業分析師的反應分歧明顯。Counterpoint Research 的分析師 Brady Wang 指出，「成本、功耗、散熱和系統整合仍然是重大挑戰，特別是在雲端 AI 伺服器的應用場景」，稱這項技術「在規模化生產上尚未得到驗證」。Omdia 的分析師則相對正面，認為邏輯摺疊是「在先進光刻技術受限的情況下，一條可信的替代路徑」，但也補充「華為能否真正做到，還有待觀察」。業界的共識大致是：這是一個聰明的戰略轉向，把競爭維度從「製程節點」轉移到「系統層級效率」，但距離實際規模量產還有很長的路。

與台積電的差距：不只是五年

台積電的先進製程路線圖提供了一個清楚的對照。目前台積電的 2nm（N2）製程已在 2025 年第四季進入量產，預計 2026 年月產能達到 10 萬片晶圓。增強版的 N2P 預計 2026 年下半年跟進。更先進的 A16（1.6nm）是台積電首款採用「超級電源軌」（背面供電技術）的製程，量產時程已從原定 2026 年推遲到 2027 年。A14（1.4nm）的目標則是 2027 年風險試產、2028 年下半年量產，台積電為此在台灣中科投資了約 490 億美元興建全新的 Fab 25 廠房。

三星的時程更晚。其 1.4nm 製程原定 2027 年量產，已推遲到 2029 年。所以，如果華為真的在 2031 年達到 1.4nm 等效密度，它會落後台積電約三年、落後三星約兩年。這比原先普遍認為的「五年差距」要小一些，但前提是華為的時程表不再延遲。

然而密度只是競爭的一個面向。先進製程的比拚同時涵蓋良率、功耗、散熱、成本和可靠度。SMIC 目前的 7nm 良率只有台積電的三分之一到一半，而 3D 堆疊技術在散熱和封裝上會帶來額外的工程挑戰。何庭波說這個製程「可行且負擔得起」，但在沒有 EUV 的情況下，用 DUV 多重曝光加上 3D 堆疊來達到同等密度，成本和良率是否真的能商業化，是整個產業在盯著看的核心問題。

從晶片到護照：AI 人才成為國家戰略資產

就在何庭波發表演講的同一天，Bloomberg 報導了另一則與中國 AI 戰略密切相關的消息：北京開始對民間企業的 AI 人才實施出境限制，受影響的公司包括阿里巴巴和 DeepSeek。被限制出境的人員包括新創公司創辦人、研究人員和高管。與以往不同的是，當局不再只看職級或任職單位，而是根據個人對國家科技戰略的「關鍵重要性」來決定誰需要被限制。

這件事之所以不尋常，在於過去中國的出境管制主要針對國有企業高管、核科學家和共產黨官員。國企要求資深高管上繳護照，已是行之有年的慣例。但把這套做法延伸到私人企業的 AI 工程師，代表北京已經正式將頂尖 AI 人才視為與核科學家同等級的國家戰略資產。

這並非一夜之間的政策轉向，而是過去半年一系列動作的延續。2025 年 12 月，就有報導指出部分 DeepSeek 高管被限制出境。2026 年 3 月，中國 AI 新創 Manus 的兩名共同創辦人被禁止離境，當時 Manus 剛在 2025 年 12 月被 Meta 以 20 億美元收購（公司註冊地在新加坡）。中國商務部隨後展開調查，認為此交易可能違反出口管制和技術轉移法規。2026 年 4 月，國家發改委直接下令取消這筆交易，是北京迄今為止阻止 AI 人才和智慧財產權外流最激進的行動。到了 5 月，限制範圍進一步擴大到阿里巴巴和 DeepSeek 的一般 AI 工作者，而不僅僅是高管。

鎖住人才的代價

中國這套「晶片自主研發加人才出境管制」的組合策略，內在邏輯是清晰的：在技術層面繞過西方制裁，在人才層面防止關鍵人員流失。但這兩個目標之間存在一個根本的張力。

限制出境可能嚇跑的，恰好是中國最需要留住的人。Bloomberg 的報導引述知情人士指出，這些限制「有可能削弱中國 AI 企業招募和留住人才的能力」。中國的頂尖 AI 人才大多在 ChatGPT 問世後的幾年間崛起，主要分布在科技巨頭或私人新創公司。這些人普遍擁有國際化的學經歷和全球化的職涯選擇。如果加入某家中國 AI 公司意味著護照可能被上繳，頂級人才的意願會打多少折扣，是一個很現實的問題。TechCrunch 的分析則更直接：北京的盤算是，「人才流失的風險現在已經超過了國際合作的好處。」

同時，華為的邏輯摺疊野心恰好需要大量頂尖工程人才來實現。何庭波的團隊花了六年研發 τ 定律和邏輯摺疊，要在五年內從實驗室走向 1.4nm 等效的量產，人才的密度和品質是成敗關鍵。在一個科技人才全球流動的時代，中國選擇了鎖國路線。這能否奏效，取決於中國國內市場和科研生態系統是否有足夠的吸引力，讓頂尖人才即使失去出境自由，也願意留下來。

從更宏觀的角度看，這兩則新聞共同描繪了一幅清晰的圖像：中國正在進行一場全方位的 AI 自主化運動，從半導體製造到人才管控，每一個環節都要掌握在自己手中。華為的邏輯摺疊是技術層面的回答，出境管制是人力層面的回答。至於這場運動最終是帶來真正的技術獨立，還是造成自我封閉的反效果，可能要到 2031 年何庭波的 1.4nm 晶片是否真的問世時，才會有初步的答案。